Mémoires mortes








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C.Principe de EEPROM





  • Ce sont des PROM effaçables électriquement octet par octet si nécessaire.

  • Les EPROM flash sont effaçables globalement et sont plus rapides et plus simples (1 CMOS par bit) que les EEPROM.


Toutes deux sont programmables en circuit


Nom

Reprogrammable

Volatile

Technologie

Fuse

Non

Non

Bipolaire

EPROM

Oui

Non

UVCMOS

EEPROM

Oui

Non

EECMOS

SRAM

Oui

Oui




Antifuse

Non

Non






Chapitre IIIDifférentes familles de circuits logiques programmables




A.Quelques définitions



EEPROM/E2PROM : Mémoire programmable à lecture seule, effaçable électriquement.

EPLD : Circuits logiques reprogrammables.

FPGA : Réseau des portes programmables.

GAL : Circuits logiques PAL reprogrammables à technologie CMOS.

ISP : Circuits que l'on peut programmer même lorsqu'il est en place sur l'application.

PAL : Circuits logiques programmables dans lesquels seules les fonctions ET sont programmables, pas les fonctions OU.

PLD : Famille des circuits programmables qui comprend les PAL, GAL, EPLD et FPGA.

B.Différentes familles de PLD



PAL : bipolaires non effaçable : petite taille 10 à 100 (nombre de porte).

EPLD : circuits logiques effaçables : taille moyenne 1000 à 5000.

FPGA : réseaux de portes programmables : grande taille + de 5000.

1.Les PAL





  • Ils possèdent des matrices ET programmables, et des matrices OU fixes.

  • La fusion des fusibles est obtenue en appliquant à leur bornes une tension de 11.5V pendant 10 à 50 s (leur tension de fonctionnement est de 5V).

  • Cette opération est sûre effectuée en utilisant un programmateur adapté.



Structure de base avec les normes des constructeurs
Q0

Q1

b

a

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

Q1 =

X : fusible intact
Configuration des entrées/sorties


  • Certaines broches de ce circuit peuvent être utilisées aussi bien en entrées qu'en sortie grâce à un système de logique 3 états.

  • La commande de cette dernière est configurée au moment de la programmation.

  • La structure de sortie permet aussi de réinjecter les sorties en entrées (feed-back).


Référence des PAL


L

Combinatoire active bas

H

Combinatoire active haut

C

Combinatoire active complémentaire

R

Registre synchrone

RA

Registre asynchrone

X

OU exclusif

Y

????



  • Nombre d'entrées : entre 10 et 22

  • Nombre de sorties : entre 1 et 10

  • La puissance est indiquée par 1 lettre code

  • La vitesse indique le temps de propagation en ms


Exemple : PAL 16 L 8 H 15 PC

2.Les GAL





  • Les GAL sont des PAL à technologie CMOS, c'est à dire programmables et surtout effaçables électriquement.

  • On retrouve les mêmes références qu'en PAL.


Protection contre la duplication
Les GAL sont dotés d'un bit de sécurité (empêchant la lecture du contenu du circuit). Il sont constitué de 8 octets appelés signature qui contiennent des infos sur le produits.

3.Les EPLD





  • Densité d'intégration supérieur aux PAL.

  • Fonctionner à une vitesse au moins égale aux PAL bipolaire.


EPLD : description fonctionnelle
EPLD de la famille MAX :

  • Logic Array broches(LABs)

  • Macro cellules

  • Expanseur

  • Réseaux d'Interconnections Programmables (PIA)

  • I/O control blocks


Les séries MAX incluent des entrées dédiées telles que des "horloges","clear",… pour chaque macro cellule.

4.Les FPGA (Field Programmable Gate Arrays)



L'architecture, retenue par Xilinx, se présente sous forme de 2 couches :

  • Une couche appelée circuit configurable.

  • Une couche réseau mémoire SRAM.


La couche dite circuit configurable est constituée d'une matrice de blocs logiques configurables CLB permettant de réaliser des fonctions combinatoires et des fonctions séquentielles.
La SRAM


  • La configuration du circuit est mémorisée sur la couche réseau SRAM et stockée dans une ROM externes

  • Un dispositif interne permet à chaque mise sous tension de charger la SRAM interne à partir de la ROM


Programmation des PLDs


  1. Cahier des charges.

  2. Mise en équation.

  3. Résolution du problème sous forme d'équation logique de logigramme ou d'algorithme.

  4. Choix du PLD en fonction du nombre d'entrée(s) et de sortie(s).

  5. Saisie des équations logiques, de la table de vérité, du logigramme ou de l'algorithme avec le logiciel.

  6. Simplification logique.

  7. Génération d'un fichier au format JEDEC.

  8. Simulation.

  9. Programmation du PLD à l'aide du fichier JEDEC et du programmateur.

  10. PLD programmé.


Les étapes 6, 7 et 8 sont effectuée par le logiciel.
Graphe d'états


  • Abel (langage de première génération)

  • Verilog

  • VHDL


V : VHSIC : Very High Intergrated Circuit

H : Harware

D : Description

L : Language
ASIC : Application Specific Integrated Circuits (Prédiffusés/Précaractérisé/Full custom)


  • Les ASIC répondent à un besoin unique

  • Il est réalisé par les fondeurs

  • Ce système offre dans certains cas, la solution la plus rentable à la réalisation d'un cahier des charges.


Prototype : FPGA, PLD

En grand nombre : ASIC


  • Prédiffusés

    • Circuit génériques au "catalogue"

    • Développement/production rapides.

    • Pas d'utilisation optimale du Si




  • Précaractérisés (standart cells) :

    • Rien dans le Si

    • Les cellules sont développées, caractérisées (géométrie électrique) accessible par leur schéma.

    • Schéma +HDL

    • Synthèse logique ou instanciations basés sur les ressources en BD fondeur.

    • Permet le développement de circuits mixtes

    • Envoi d'une description des masques au fondeur




  • A la demande (Full custom)

    • Liberté totale : optimisation complète.

    • Quasiment plus utilisé en numérique

    • Reste d'actualité en analogique

    • Très long à mettre au point


Comparaison de coûts pour les séries
Coût

Nombre de pièces

Technologie 1

Technologie 3

Technologie 2

PLD(1) Rediff(2) Précaractérisation(3)

Total ASIC = 70%

Chapitre IVSynthèse logique du VHDL

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