Chapitre VLes instruction de base du mode concurrent : logique combinatoire
Dans toute description VHDL, toutes les instructions sont évaluées en même temps et affectent les signaux de sortie en même temps également. L'ordre dans lequel les instructions sont écrites n'a aucune importance puisque VHDL génère les structures électroniquement ce qui le différencie d'un langage informatique classique.
A.Les opérateurs
1.L'affectation : <=
Elle permet de modifier l'état d'un signal en fonction d'autres signaux
Exemple : S <= '0';
S2 <= "001";
Binaire : BUS <="010";
Hexadécimal : BUS <= X "0AF";
Octal : BUS <= O "11";
2.Opérateur de concaténation : &
Ex : A <= "001";
B <= "101";
C <= A & B & "01" C <= 00110101
3.Opérateurs logiques
Opérateur
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VHDL
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Explication
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ET
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AND
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NON ET
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NAND
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OU
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OR
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NON OU
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NOR
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OU EXCLUSIF
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XOR
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NON OU EXCLUSIF
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XNOR
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NON
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NOT
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DECALAGE A GAUCHE
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SLL
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Remplacement par des 0
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DECALAGE A DROITE
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SRL
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Remplacement par des 0
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ROTATION A GAUCHE
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ROL
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Le caractère de gauche est mis à droite
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ROTATION A DROITE
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ROR
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Le caractère de droite est mis à gauche
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Les opérateurs logiques ont priorités sur la concaténation.
Exercice : A <= "1010011"
Donner le résultat des opérateurs suivants :
B <= "01" & A SLL 2 B <= 011001100
C <= A SRL 3 & "11" C <= 000101011
D <= A ROL 4 D <= 0111010
E <= AROR 2 & "00" E <= 111010000
4.L'opérateur arithmétique
Le langage VHDL utilise les opérateurs arithmétiques classiques (+, -, *, /), cependant pour les utiliser il faut utiliser les bibliothèques numériques suivantes :
USE ieee.numeric_std.all
USE ieee.std_logic_arith.all
Remarque : l'utilisation de ces opérateurs avec des signaux de grandes tailles peut générer de grandes structures électronique.
5.Opérateurs relationnels
Il permet de modifier l'état d'un signal ou de signaux suivant le résultat d'un test ou d'une condition. En logique combinatoire, ils sont souvent utilisés avec les instructions when, select, with.
Opérateur
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VHDL
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Egal
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=
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Différent
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/=
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Inférieur
|
<
|
Inférieur ou égal
|
<=
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Supérieur
|
>
|
Supérieur ou égal
|
>=
|
|
